製作の進捗

最近，Verilogファイルを作成している．
今までと基本概念の異なるものを作成しているので，設計自体に時間がかかったり，作成してもシミュレーション結果が思った通りにならなかったりで，なかなか進まない．
ようやく，昔の勘が戻ってきたのと今回のつくりものの特性がつかめてきたので，結果が伴うようになってきた．
明日の製作予定のものが頭に浮かぶ．
やっと楽しくなってきた．